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This file is intended to be loaded by Logisim-evolution v3.8.0(https://github.com/logisim-evolution/).
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<a name="output" val="true"/>
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<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
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<tool lib="1" name="NOR Gate"/>
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<comp lib="4" loc="(160,430)" name="Register">
<a name="appearance" val="logisim_evolution"/>
<a name="width" val="32"/>
</comp>
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<a name="labelvisible" val="true"/>
</comp>
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<circuit name="comp4">
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<circuit name="comp2">
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<comp lib="0" loc="(280,250)" name="Splitter">
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<a name="size" val="30"/>
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<comp lib="0" loc="(180,180)" name="Pin">
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<circuit name="fa">
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</comp>
<comp lib="0" loc="(180,210)" name="Pin">
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</comp>
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</comp>
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<a name="label" val="cout"/>
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</circuit>
<circuit name="comp8">
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</comp>
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<comp lib="1" loc="(670,70)" name="AND Gate">
<a name="size" val="30"/>
</comp>
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<comp loc="(510,60)" name="comp4"/>
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<comp lib="0" loc="(120,60)" name="Pin">
<a name="appearance" val="classic"/>
<a name="label" val="A"/>
<a name="width" val="16"/>
</comp>
<comp lib="0" loc="(120,60)" name="Splitter">
<a name="bit1" val="0"/>
<a name="bit10" val="1"/>
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<a name="bit12" val="1"/>
<a name="bit13" val="1"/>
<a name="bit14" val="1"/>
<a name="bit15" val="1"/>
<a name="bit2" val="0"/>
<a name="bit3" val="0"/>
<a name="bit4" val="0"/>
<a name="bit5" val="0"/>
<a name="bit6" val="0"/>
<a name="bit7" val="0"/>
<a name="bit8" val="1"/>
<a name="bit9" val="1"/>
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</comp>
<comp lib="0" loc="(650,110)" name="Pin">
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<comp lib="0" loc="(650,20)" name="Pin">
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<a name="label" val="A_eq_B"/>
<a name="output" val="true"/>
</comp>
<comp lib="1" loc="(570,210)" name="AND Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(620,190)" name="OR Gate"/>
<comp lib="1" loc="(650,20)" name="AND Gate">
<a name="size" val="30"/>
</comp>
<comp loc="(490,110)" name="comp8"/>
<comp loc="(490,20)" name="comp8"/>
<wire from="(140,100)" to="(150,100)"/>
<wire from="(140,110)" to="(220,110)"/>
<wire from="(140,40)" to="(160,40)"/>