pipelineCPU.xpr

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<!-- Product Version: Vivado v2020.2 (64-bit)              -->
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<!-- Copyright 1986-2020 Xilinx, Inc. All Rights Reserved.   -->

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      <Option Name="Description" Val="Vivado Simulator"/>
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    <Simulator Name="ModelSim">
      <Option Name="Description" Val="ModelSim Simulator"/>
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    <Simulator Name="Questa">
      <Option Name="Description" Val="Questa Advanced Simulator"/>
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    <Simulator Name="Riviera">
      <Option Name="Description" Val="Riviera-PRO Simulator"/>
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    <Simulator Name="ActiveHDL">
      <Option Name="Description" Val="Active-HDL Simulator"/>
    </Simulator>
  </Simulators>
  <Runs Version="1" Minor="15">
    <Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7a100tcsg324-1" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/synth_1" IncludeInArchive="true" AutoIncrementalDir="$PPRDIR/../../../../semester5/ComputerArchitecture/myComputer/PipelineCPU/pipelineCPU/pipelineCPU.srcs/utils_1/imports/synth_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2020"/>
        <Step Id="synth_design"/>
      </Strategy>
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      <ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2020"/>
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    <Run Id="clk_wiz_cpu_synth_1" Type="Ft3:Synth" SrcSet="clk_wiz_cpu" Part="xc7a100tcsg324-1" ConstrsSet="clk_wiz_cpu" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" Dir="$PRUNDIR/clk_wiz_cpu_synth_1" IncludeInArchive="true" AutoIncrementalDir="$PPRDIR/../../../../semester5/ComputerArchitecture/myComputer/PipelineCPU/pipelineCPU/pipelineCPU.srcs/utils_1/imports/clk_wiz_cpu_synth_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2020"/>
        <Step Id="synth_design"/>
      </Strategy>
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      <ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2020"/>
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    </Run>
    <Run Id="imem_synth_1" Type="Ft3:Synth" SrcSet="imem" Part="xc7a100tcsg324-1" ConstrsSet="imem" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" Dir="$PRUNDIR/imem_synth_1" IncludeInArchive="true" AutoIncrementalDir="$PSRCDIR/utils_1/imports/imem_synth_1">
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    <Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7a100tcsg324-1" ConstrsSet="constrs_1" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/impl_1" SynthRun="synth_1" IncludeInArchive="true" GenFullBitstream="true" AutoIncrementalDir="$PPRDIR/../../../../semester5/ComputerArchitecture/myComputer/PipelineCPU/pipelineCPU/pipelineCPU.srcs/utils_1/imports/impl_1">
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    <Run Id="clk_wiz_cpu_impl_1" Type="Ft2:EntireDesign" Part="xc7a100tcsg324-1" ConstrsSet="clk_wiz_cpu" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" SynthRun="clk_wiz_cpu_synth_1" IncludeInArchive="false" GenFullBitstream="true" AutoIncrementalDir="$PPRDIR/../../../../semester5/ComputerArchitecture/myComputer/PipelineCPU/pipelineCPU/pipelineCPU.srcs/utils_1/imports/clk_wiz_cpu_impl_1">
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        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2020"/>
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      <ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2020"/>
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    </Run>
    <Run Id="imem_impl_1" Type="Ft2:EntireDesign" Part="xc7a100tcsg324-1" ConstrsSet="imem" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" SynthRun="imem_synth_1" IncludeInArchive="false" GenFullBitstream="true" AutoIncrementalDir="$PSRCDIR/utils_1/imports/imem_impl_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2020"/>
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      <ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2020"/>
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