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Fitter report for finalproject
Thu May 02 16:01:12 2019
Quartus Prime Version 18.0.0 Build 614 04/24/2018 SJ Lite Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Fitter Netlist Optimizations
6. Ignored Assignments
7. Incremental Compilation Preservation Summary
8. Incremental Compilation Partition Settings
9. Incremental Compilation Placement Preservation
10. Pin-Out File
11. Fitter Resource Usage Summary
12. Fitter Partition Statistics
13. Input Pins
14. Output Pins
15. Dual Purpose and Dedicated Pins
16. I/O Bank Usage
17. All Package Pins
18. PLL Summary
19. PLL Usage
20. I/O Assignment Warnings
21. Fitter Resource Utilization by Entity
22. Delay Chain Summary
23. Pad To Core Delay Chain Fanout
24. Control Signals
25. Global & Other Fast Signals
26. Fitter DSP Block Usage Summary
27. DSP Block Details
28. Routing Usage Summary
29. LAB Logic Elements
30. LAB-wide Signals
31. LAB Signals Sourced
32. LAB Signals Sourced Out
33. LAB Distinct Inputs
34. I/O Rules Summary
35. I/O Rules Details
36. I/O Rules Matrix
37. Fitter Device Options
38. Operating Settings and Conditions
39. Estimated Delay Added for Hold Timing Summary
40. Estimated Delay Added for Hold Timing Details
41. Fitter Messages
42. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 2018 Intel Corporation. All rights reserved.
Your use of Intel Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
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the Intel FPGA IP License Agreement, or other applicable license
agreement, including, without limitation, that your use is for
the sole purpose of programming logic devices manufactured by
Intel and sold by Intel or its authorized distributors. Please
refer to the applicable agreement for further details.
+----------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+---------------------------------------------+
; Fitter Status ; Successful - Thu May 02 16:01:12 2019 ;
; Quartus Prime Version ; 18.0.0 Build 614 04/24/2018 SJ Lite Edition ;
; Revision Name ; finalproject ;
; Top-level Entity Name ; toplevel ;
; Family ; Cyclone IV E ;
; Device ; EP4CE115F29C7 ;
; Timing Models ; Final ;
; Total logic elements ; 10,990 / 114,480 ( 10 % ) ;
; Total combinational functions ; 10,929 / 114,480 ( 10 % ) ;
; Dedicated logic registers ; 467 / 114,480 ( < 1 % ) ;
; Total registers ; 482 ;
; Total pins ; 126 / 529 ( 24 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 3,981,312 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 8 / 532 ( 2 % ) ;
; Total PLLs ; 1 / 4 ( 25 % ) ;
+------------------------------------+---------------------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option ; Setting ; Default Value ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device ; EP4CE115F29C7 ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Auto Merge PLLs ; On ; On ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Perform Clocking Topology Analysis During Routing ; Off ; Off ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Hold Timing ; All Paths ; All Paths ;
; Optimize Multi-Corner Timing ; On ; On ;
; Power Optimization During Fitting ; Normal compilation ; Normal compilation ;
; SSN Optimization ; Off ; Off ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate Full Fit Report During ECO Compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Periphery to Core Placement and Routing Optimization ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
; Allow Single-ended Buffer for Differential-XSTL Input ; Off ; Off ;
; Treat Bidirectional Pin as Output Pin ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Reserve all unused pins ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Synchronizer Identification ; Auto ; Auto ;
; Enable Beneficial Skew Optimization ; On ; On ;
; Optimize Design for Metastability ; On ; On ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ; Off ;
+--------------------------------------------------------------------+---------------------------------------+---------------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 4 ;
; Maximum allowed ; 2 ;
; ; ;
; Average used ; 1.03 ;
; Maximum used ; 2 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processor 2 ; 3.3% ;
+----------------------------+-------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Netlist Optimizations ;
+----------------------------------------------------+-----------------+------------------+---------------------------------+-----------+----------------+------------------------------------------------------------+------------------+-----------------------+
; Node ; Action ; Operation ; Reason ; Node Port ; Node Port Name ; Destination Node ; Destination Port ; Destination Port Name ;
+----------------------------------------------------+-----------------+------------------+---------------------------------+-----------+----------------+------------------------------------------------------------+------------------+-----------------------+
; Button1_h ; Inverted ; Register Packing ; Fast Input Register assignment ; Q ; ; ; ; ;
; Button1_h ; Packed Register ; Register Packing ; Fast Input Register assignment ; Q ; ; KEY[1]~input ; O ; ;
; Reset_h ; Inverted ; Register Packing ; Fast Input Register assignment ; Q ; ; ; ; ;
; Reset_h ; Packed Register ; Register Packing ; Fast Input Register assignment ; Q ; ; KEY[0]~input ; O ; ;
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; VGA_controller:vga_controller_instance|VGA_HS ; Packed Register ; Register Packing ; Fast Output Register assignment ; Q ; ; VGA_HS~output ; I ; ;
; VGA_controller:vga_controller_instance|VGA_VS ; Duplicated ; Register Packing ; Fast Output Register assignment ; Q ; ; VGA_controller:vga_controller_instance|VGA_VS~_Duplicate_1 ; Q ; ;
; VGA_controller:vga_controller_instance|VGA_VS ; Packed Register ; Register Packing ; Fast Output Register assignment ; Q ; ; VGA_VS~output ; I ; ;
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+-------------------------------------------------------------------------------------------------------------+
; Ignored Assignments ;
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