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This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0">
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<tool name="ROM">
<a name="appearance" val="logisim_evolution"/>
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<lib desc="#I/O" name="5"/>
<lib desc="#TTL" name="6"/>
<lib desc="#TCL" name="7">
<tool name="TclGeneric">
<a name="content">library ieee;
use ieee.std_logic_1164.all;
entity TCL_Generic is
port(
--Insert input ports below
horloge_i : in std_logic; -- input bit example
val_i : in std_logic_vector(3 downto 0); -- input vector example
--Insert output ports below
max_o : out std_logic; -- output bit example
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example
);
end TCL_Generic;
</a>
</tool>
</lib>
<lib desc="#Base" name="8">
<tool name="Text Tool">
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="text" val=""/>
<a name="valign" val="base"/>
</tool>
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<lib desc="#BFH-Praktika" name="9"/>
<lib desc="#Input/Output-Extra" name="10"/>
<lib desc="#Soc" name="11">
<tool name="Rv32im">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="Nios2">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocBus">
<a name="SocBusIdentifier" val="0x000001785CE70BF8110cc7cb"/>
</tool>
<tool name="Socmem">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocPio">
<a name="SocBusSelection" val=""/>
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<tool name="SocVga">
<a name="SocBusSelection" val=""/>
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<tool name="SocJtagUart">
<a name="SocBusSelection" val=""/>
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<a name="simlimit" val="1000"/>
<a name="simrand" val="0"/>
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<tool lib="8" map="Button3" name="Menu Tool"/>
<tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
</mappings>
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<tool lib="8" name="Poke Tool"/>
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<tool lib="8" name="Wiring Tool"/>
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<a name="text" val=""/>
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<tool lib="0" name="Probe">
<a name="appearance" val="NewPins"/>
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<tool lib="0" name="Clock"/>
<tool lib="0" name="Constant"/>
<tool lib="5" name="Button"/>
<sep/>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
<tool lib="1" name="XOR Gate"/>
<tool lib="1" name="NAND Gate"/>
<tool lib="1" name="NOR Gate"/>
<sep/>
<tool lib="2" name="Multiplexer">
<a name="enable" val="false"/>
</tool>
<tool lib="4" name="D Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool lib="4" name="Register">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool lib="4" name="Counter">
<a name="appearance" val="logisim_evolution"/>
</tool>
<sep/>
</toolbar>
<circuit name="reg99">
<a name="appearance" val="logisim_evolution"/>
<a name="circuit" val="reg99"/>
<a name="circuitnamedboxfixedsize" val="true"/>
<a name="circuitvhdlpath" val=""/>
<a name="clabel" val=""/>
<a name="clabelfont" val="SansSerif bold 16"/>
<a name="clabelup" val="east"/>
<comp lib="0" loc="(1390,1050)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
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<a name="width" val="5"/>
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<comp lib="0" loc="(1390,180)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="label" val="o0"/>
<a name="output" val="true"/>
<a name="radix" val="16"/>
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<comp lib="0" loc="(1390,350)" name="Pin">
<a name="appearance" val="NewPins"/>
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